Thiết kế bộ tổ hợp tần số trực tiếp sử dụng phương pháp độ chênh lệch tuyến tính với xấp xỉ phân đoạn đều và các hệ số tối ưu

Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 42, 04 - 2016 103 THIẾT KẾ BỘ TỔ HỢP TẦN SỐ TRỰC TIẾP SỬ DỤNG PHƯƠNG PHÁP ĐỘ CHÊNH LỆCH TUYẾN TÍNH VỚI XẤP XỈ PHÂN ĐOẠN ĐỀU VÀ CÁC HỆ SỐ TỐI ƯU Sái Văn Thuận*, Hoàng Văn Phúc, Trần Văn Khẩn, Dương Quang Mạnh Tóm tắt: Bài báo này trình bày một thiết kế bộ tổ hợp tần số số trực tiếp dựa trên phương pháp độ chênh lệch tuyến tính với tỷ số nén Sine-LUT cao và cấu trúc phần cứng đơn giản. Một hàm xấp xỉ phân đoạn tuyến tính với 8 đoạn đều có các hệ số tối ưu nhằm giảm độ phức tạp phần cứng được đề xuất. Kỹ thuật đề xuất đạt được tỷ số nén Sine-LUT là 128:1 và giảm kích thước từ nhớ 7 bit cho thiết kế bộ DDFS với 11 bit biên độ đầu ra. Các kết quả đạt được phù hợp với yêu cầu về giảm độ phức tạp phần cứng của thiết kế DDFS trên công nghệ VLSI. Từ khóa: DDFS, Tổ hợp tần số, Phương pháp độ chênh lệch 1. MỞ ĐẦU Các hệ thống truyền thông hiện đại với các dịch vụ tốc độ cao đòi hỏi các bộ tổ hợp tần số chất lượng tốt. Bộ tổ hợp tần số số trực tiếp (DDFS: Direct Digital Frequency Synthesizer) với nhiều ưu điểm như: độ chính xác tần số cao, tốc độ chuyển tần số nhanh, độ sạch phổ, nhiễu pha thấp đã dần thay thế các bộ tổ hợp tần số tương tự truyền thống. Kiến trúc của DDFS đã được Tierney và các cộng sự đề xuất trong [1] như được thể hiện trong hình 1. Về mặt tổng quát, một bộ DDFS bao gồm một bộ tích lũy pha (PA: Phase Accumulator) để tạo ra các giá trị pha tức thời, một bộ chuyển đổi pha thành biên độ (PAC: Phase to Amplitude Converter) tạo ra các biên độ sóng sin rời rạc, một bộ chuyển đổi số - tương tự (DAC) kết hợp với một lọc thông thấp (LPF) cho ra tín hiệu sóng sin dạng tương tự ở đầu ra. Công thức cơ bản để tính tần số của DDFS là: 2 clk out N M f f   (1) Ở đây, outf là tần số đầu ra của DDFS, M là từ điều khiển tần số nhị phân, clkf là tần số đồng hồ của hệ thống, và N là độ dài bit của bộ tích lũy pha. Hình 1. Kiến trúc tổng quát của DDFS. Trong kiến trúc của DDFS, bộ PAC được thực thi bởi một bảng tra (LUT: Look-up Table), gọi là Sine-LUT. Cơ sở của phương thức sử dụng LUT là tính toán trước các giá trị biên độ sin rời rạc và lưu nó vào trong một cấu trúc dạng bảng tra LUT, mỗi một giá trị biên độ chứa trong bộ nhớ này được định địa chỉ bởi giá trị pha tương ứng được cung cấp từ bộ tích lũy pha. Nhược điểm chính của phương pháp này là độ chính xác của tần số đầu ra phụ thuộc vào kích thước của LUT. Khi đòi hỏi về độ chính xác tần số cao sẽ dẫn đến yêu cầu kích thước LUT lớn và do đó tăng độ phức tạp về phần cứng. Vì vậy, nhiều phương pháp nén Sine-LUT cho DDFS đã được đề xuất. Trong các phương thức này, phương pháp độ chênh lệch tuyến tính hứa hẹn là một giải pháp cho phép đơn giản phần cứng do chỉ sử dụng các thao tác logic cơ bản cho các phép nội suy tuyến tính. Trong bài Kỹ thuật điều khiển & Điện tử S.V. Thuận, H.V. Phúc, T.V. Khẩn, D.Q. Mạnh, “Thiết kế bộ tổ hợp các hệ số ối ưu.” 104 báo này, chúng tôi đề xuất một cải tiến cho phương pháp độ chênh lệch tuyến tính nhằm đạt được tỷ số nén Sine-LUT cao. Các kết quả tổng hợp và thực thi của chúng tôi cũng được so sánh với các nghiên cứu trước đó. 2. CÁC PHƯƠNG PHÁP NÉN SINE-LUT 2.1. Phương pháp lợi dụng tính đối xứng của hàm sin Phương pháp này lợi dụng đặc tính của hàm sin là hàm lẻ trong một chu kỳ do đó giá trị biên độ ở hai nửa chu kỳ là đối xứng nhau, còn trong một nửa chu kỳ giá trị hàm sin là hàm chẵn. Do đó, để lưu giữ giá trị của một chu kỳ sóng chỉ cần lưu trữ ¼ chu kỳ (giá trị biên độ ứng với pha từ 0 đến π/2). Phương pháp này cho phép nén kích thước LUT còn ¼. Để tạo ra tín hiệu sin đầy đủ cần phải thêm vào một số mạch logic. Hình 2 mô tả phương pháp lợi dụng tính đối xứng của hàm sin [2]. Bộ bù thứ nhất sẽ sử dụng bit có trong số lớn thứ hai của chuỗi bit đầu ra bộ tích lũy pha (MSB2) để điều khiển việc đảo pha còn bit có trọng số lớn nhất của đầu ra bộ tích lũy pha (MSB1) được sử dụng để đảo biên độ đầu ra của bộ biến đổi pha thành biên độ (PAC). Hình 2. Kiến trúc DDFS lợi dụng tính đối xứng góc ¼ của sóng sin. 2.2. Phương pháp phân chia kiến trúc Sine-LUT Phương pháp này dựa trên ý tưởng phân chia kiến trúc LUT thành 2 phần, LUT thô và LUT tinh. Giá trị pha đầu vào sẽ được chia thành hai phần, một phần sẽ được sử dụng để định địa chỉ cho LUT thô và phần còn lại dùng để định địa chỉ cho LUT tinh. Kích thước từ nhớ trong LUT thô sẽ giống như kích thước từ nhớ trong phương pháp truyền thống nhưng số từ nhớ của nó sẽ nhỏ hơn phương pháp truyền thống. Trong khi đó, LUT tinh có số từ nhớ giống như phương pháp truyền thống nhưng kích thước từ nhớ là nhỏ hơn, nó chứa giá trị độ lệch giữa giá trị thật của hàm sin với giá trị của LUT thô tương ứng. Một bộ cộng sẽ được sử dụng để tạo ra giá trị hàm sin ở đầu ra. Hình 3 mô tả phương pháp phân chia kiến trúc LUT như trên.  Hình 3. Phương pháp phân chia LUT thô/tinh. 2.3. Kiến trúc Sunderland và Nicholas Sunderlan và các cộng sự trong [3] đã đề xuất một kỹ thuật nén LUT dựa trên các tính chất cơ bản của hàm lượng giác. Trong đó, kích thước của LUT sẽ được giảm bớt bằng cách xấp xỉ sau: Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 42, 04 - 2016 105 π π π sin (α+β+γ) = sin (α+β) cos (γ) 2 2 2 π π + cos (α+β) sin (γ) 2 2                               (2) Lấy một ví dụ cho phương pháp này với 12 bit pha đầu vào được chia thành ba phần 4- bit như sau:       với 1  , 42  , 82  . Với giả thiết này, một phép xấp xỉ có thể như sau: sin ( ) sin ( ) cos ( ) sin 2 2 2 2                                          (3) Trong (3)  là giá trị trung bình của  được cộng với  ở số hạng thứ nhất trong vế trái của (3) để cải thiện độ chính xác của phép xấp xỉ. Số hạng thứ nhất sẽ được lưu trữ trong LUT thô với độ chính xác thấp và số hạng thứ hai sẽ được lưu trữ trong LUT tinh để tăng độ chính xác của phép xấp xỉ. Hình 4 mô tả kiến trúc theo phương pháp này. Kiến trúc Nicholas cũng áp dụng việc phân chia LUT thành LUT thô và LUT tinh tương tự như trong phương pháp Sunderland. Tuy nhiên, các mẫu lưu trữ được tính toán bằng phương pháp tối ưu số để tối thiểu hóa lỗi hoặc trung bình bình phương lỗi của giá trị xấp xỉ và giá trị hàm sin tương ứng [4], [5]. sin ( ) ( ) 2              sin( ) 2   cos ( ) sin( ) 2 2             Hình 4. Kiến trúc Sunderland. 2.4. Phương pháp phân chia bảng nhiều phần Davide De Caro và các cộng sự trong [6] đã nghiên cứu và thực thi một kỹ thuật nén LUT cho DDFS dựa trên phương pháp bảng nhiều phần (MTM: Multipartile Table Method). Đây là một kỹ thuật nén LUT mới trên cơ sở phân chia bảng tra, trong đó LUT chia thành 1A bảng, gồm một bảng của các giá trị nguyên thủy và A bảng của các độ dịch. Đầu ra của các bảng này sẽ được cộng với nhau để tạo ra giá trị hàm sin của pha tương ứng. Các kết quả thực thi của phương pháp MTM cho thấy phương pháp này đạt được tỷ số nén cao và hiệu quả về phần cứng. 2.5. Phương pháp độ chênh lệch Trong phương pháp độ chênh lệch, như mô tả trên hình 5, một bảng LUT lưu trữ giá trị lỗi giữa hàm sin và một hàm xấp xỉ ( )D  , hàm xấp xỉ được thực thi bằng một vài thao tác số học cơ bản. Một bộ cộng được sử dụng để cộng giá trị đầu ra LUT và giá trị hàm xấp xỉ tương ứng. Độ rộng từ nhớ trong LUT sẽ được qui định bởi giá trị cực đại của lỗi xấp xỉ. Giá trị lỗi cực đại này sẽ nhỏ hơn giá trị của hàm sin, do đó số bit cần lưu trữ trong LUT sẽ giảm. Kỹ thuật điều khiển & Điện tử S.V. Thuận, H.V. Phúc, T.V. Khẩn, D.Q. Mạnh, “Thiết kế bộ tổ hợp các hệ số ối ưu.” 106 0 0 1 1 7 7 0 < 0.125 0.125 < 0.25 ( ) a + b 0.875 < 1 a b a b D                    ( )D  sin ( )D  Hình 5. Phương pháp độ chênh lệch. Một dạng đơn giản nhất của phương pháp độ chênh lệch là thuật toán độ chênh lệch sin-pha, trong đó một LUT sử dụng để chứa độ chênh lệch giữa hàm sin và hàm xấp xỉ tuyến tính đơn giản ( )D   . Phương pháp này cho phép giảm 2 bit của độ dài từ nhớ. Để cải thiện tỷ lệ nén LUT nhiều nghiên cứu đã đưa ra các hàm xấp xỉ tốt hơn. Trong số các nghiên cứu về phương pháp độ chênh lệch cho xấp xỉ hàm sin ứng dụng cho DDFS đã công bố, các kết quả trong [7] và [8] đạt được tỷ số nén LUT cao. Trong đó, các tác giả đã thực hiện phương pháp độ chênh lệch tuyến tính với hàm xấp xỉ tối ưu 3 đoạn trong [7] và bốn đoạn trong [8]. 3. ĐỀ XUẤT PHƯƠNG PHÁP ĐỘ CHÊNH LỆCH TUYẾN TÍNH CẢI TIẾN TRONG XẤP XỈ HÀM SIN Để thuận tiện cho phân tích về mặt toán học, khoảng giá trị pha của tín hiệu đầu vào được qui ước là trong khoảng [0, 1] thay vì là [0, 2] cho góc phần tư đầu tiên. Giả thiết là chỉ các giá trị pha của góc phần tư đầu tiên được lưu trữ trong LUT. Ý tưởng cơ bản của thuật toán độ chênh lệch là giảm khoảng động của giá trị lưu trữ để giảm kích thước của LUT. Với thuật toán độ sai lệch sin-pha đơn giản thì giá trị độ chênh lệch cực đại cần lưu trữ là 0,21 vì vậy số bit cần lưu trữ cho mỗi giá trị pha sẽ giảm được 2 bit. Để giảm hơn nữa kích thước của LUT, một số hàm xấp xỉ đã được đề xuất. Tuy nhiên, việc giảm kích thước LUT phải dung hòa với độ phức tạp phần cứng cần đạt được. Hàm ( )D  có thể là một hàm phân đoạn tuyến tính hoặc một hàm bậc cao. Thông thường việc xấp xỉ bằng các hàm bậc cao sẽ đạt được độ chính xác cao hơn so với xấp xỉ bằng hàm phân đoạn tuyến tính. Tuy nhiên, khi thực hiện xấp xỉ bằng các hàm bậc cao sẽ đòi hỏi nhiều tài nguyên phần cứng hơn do cần phải thực hiện các phép nhân cho các hàm phi tuyến. Trong khi đó, các hệ thống truyền thông hiện đại đòi hỏi công suất thấp và đơn giản về phần cứng. Do vậy, xấp xỉ bằng các hàm tuyến tính phân đoạn cho thấy là một sự lựa chọn tốt đảm bảo công suất thấp và giảm độ phức tạp phần cứng. Để đơn giản về phần cứng, trong phương pháp phân đoạn tuyến tính của chúng tôi, số đoạn tuyến tính được chia đều và là một số lũy thừa của 2. Trong bài báo này, chúng tôi sử dụng xấp xỉ phân đoạn tuyến tính với 8 đoạn đều. Hàm xấp xỉ ( )D  có dạng như (4). (4) Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 42, 04 - 2016 107 Để đơn giản hơn nữa cấu trúc phần cứng thực thi, các hệ số ( 0 7)ia i   có dạng là tổng của các số lũy thừa của 2 được biểu diễn như công thức (5), khi đó tránh việc sử dụng các mạch nhân trong cấu trúc phần cứng. 0 2 M k i k a     (5) Để đạt được tỷ số nén LUT cao với mỗi một đoạn chúng tôi thực hiện tối ưu về mặt toán học để tìm các hệ số ia và ib tối ưu dựa trên tiêu chí là tối thiểu hóa giá trị cực đại của hàm chênh lệch sin( ) ( ) 2 D    vì giá trị cực đại này qui định số bit của từ nhớ trong LUT. Đồng thời để tránh phức tạp trong thực thi phần cứng giá trị M trong công thức (5) cũng được giới hạn không quá 5 ( 5M  ). Ngoài ra, giá trị của hàm xấp xỉ luôn nhỏ hơn giá trị thật của hàm cần xấp xỉ, điều này cho phép chỉ sử dụng các mạch cộng khi kết hợp mạch xấp xỉ với LUT. Thuật toán tìm các hệ số ia , ib tối ưu theo các tiêu chí như trên được tiến hành trên Matlab, các giá trị số tối ưu thể hiện trên bảng 1. Độ chênh lệch cực đại (Maxdiff) cho toàn dải pha đầu vào 0,0076. Bảng 1. Giá trị các hệ số tối ưu trong hàm xấp xỉ 8 đoạn. Đoạn Giá trị pha đầu vào chuẩn hóa ia ib Maxdiff 1 0 0,125  0 12 2 0 0,0076 2 0,125 0, 25  0 12 2 0,007 0,0021 3 0, 25 0,375  0 2 32 2 2   0,038 0,0038 4 0,375 0,5  0 22 2 0,082 0,0059 5 0,5 0,625  0 52 2 0,186 0,0073 6 0,625 0,75  1 22 2  0,360 0,0063 7 0,75 0,875  2 3 42 2 2    0,595 0,0065 8 0,875 1  3 42 2  0,812 0,0076 Hình 6 thể hiện lỗi xấp xỉ của phương pháp đề xuất so với các phương pháp trong [7] và [8]. Bảng 2 thể hiện sự so sánh độ chênh lệch cực đại và số bit có thể rút gọn trong độ dài từ nhớ của Sine-LUT của phương pháp đề xuất so với các kết quả trong [7] và [8]. 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 -0.005 0 0.005 0.01 0.015 0.02 0.025 de xuat Phuc [8] Hsu [7] Hình 6. So sánh độ chênh lệch của hàm đề xuất với trong [7] và [8]. Kỹ thuật điều khiển & Điện tử S.V. Thuận, H.V. Phúc, T.V. Khẩn, D.Q. Mạnh, “Thiết kế bộ tổ hợp các hệ số ối ưu.” 108 Bảng 2. So sánh độ chênh lệch cực đại và số bit giảm của từ nhớ trong Sine-LUT. Phương pháp Maxdiff Số bit giảm của từ nhớ trong LUT Hsu [7] 0,0219 (1/46) 5 Phuc [8] 0,0120 (1/83) 6 Đề xuất 0,0076 (1/131) 7 4. KẾT QUẢ TỔNG HỢP VÀ THỰC THI Hình 7 là kiến trúc của bộ chuyển đổi pha thành biên độ sử dụng phương pháp độ chênh lệch tuyến tính được đề xuất của chúng tôi. Trong đó, khối điều khiển cộng-dịch sẽ căn cứ vào giá trị pha đầu vào để tạo tín hiệu điều khiển khối logic cộng-dịch ứng với một trong 8 đoạn tuyến tính. Khối logic cộng-dịch thực hiện các thao tác dịch và cộng để tính toán hàm tối ưu 8 đoạn ( )D  . Khối LUT thô - LUT tinh dùng để chứa giá trị độ chênh lệch sin( ) ( )D  . Một bộ cộng được sử dụng để tạo tín hiệu sin đầu ra.  Hình 7. Kiến trúc bộ chuyển đổi pha-biên độ của phương pháp đề xuất. Để đạt được tỷ số nén cao nhất có thể, trong phương pháp đề xuất của chúng tôi có lợi dụng tính chất đối xứng ¼ của sóng sin và sử dụng phương thức phân chia LUT thô/tinh. Vì vậy, chỉ có giá trị pha của góc ¼ đầu tiên của hàm sin được lưu trữ và LUT được phân chia thành LUT thô và LUT tinh. Kiến trúc đề xuất đã được thực thi trên thiết bị FPGA Xilinx Spartan-3E và được tổng hợp bởi công cụ Xilinx ISE 12.4 Suite. Bộ DDFS theo phương pháp đề xuất được thiết kế với bộ tích lũy pha có độ dài 32N  bit, 12 bit pha và 11 bit biên độ sin đầu ra (tương tự với độ chính xác của các thiết kế trong [7] và [8]). Bảng 3 thể hiện sự so sánh kết quả thực thi của bộ DDFS đề xuất với các nghiên cứu tương tự trước đó. Phương pháp đề xuất đã đạt được tỷ số nén LUT cao hơn và độ phức tạp phần cứng nhỏ hơn so với các phương pháp trước đó. Mặc dù số phân đoạn trong phương pháp đề xuất là lớn hơn so với trong [7] và [8] nhưng vẫn đạt được cấu trúc phần cứng đơn giản hơn là do các đoạn được chia đều và là một số lũy thừa của 2. Do đó, trong thực thi phần cứng chỉ sử dụng 3 bit trọng số lớn nhất của pha đầu vào để mã hóa, điều này cho phép không cần sử dụng các mạch so sánh. Hơn nữa, các hệ số của các đoạn có dạng là tổng các số lũy thừa của 2 nên trong cấu trúc phần cứng thực thi chỉ cần các mạch cộng- dịch mà không cần sử dụng mạch nhân. Phương pháp đề xuất có thể cho phép tăng số phân đoạn để đạt được độ chính xác và tỷ số nén LUT cao hơn. Tuy nhiên, điều đó sẽ làm tăng độ phức tạp phần cứng. Để dung hòa giữa độ chính xác và tỷ số nén LUT với độ phức tạp của phần cứng, chúng tôi đề xuất lựa chọn giải pháp xấp xỉ với 8 phân đoạn. Hình 7 là mô tả dạng sóng đầu ra với mô phỏng bằng Modelsim. Bảng 3. So sánh phương pháp đề xuất với các trong phương pháp trước đó. Phương pháp Sunderla nd Độ chênh lệch sin- pha Độ chênh lệch truyền thống Trong [7] Trong [8] Đề xuất Kích thước LUT 4096 3854 2688 2560 1536 1408 Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 42, 04 - 2016 109 (bits) Tỷ số nén Sine- LUT 44:1 50:1 67:1 70:1 117,3: 1 128:1 Số Slices 144 146 133 176 136 85 Hình 7. Dạng sóng tín hiệu sin đầu ra mô phỏng trên Modelsim. 5. KẾT LUẬN Bài báo này đã trình bày một phương pháp thiết kế DDFS dựa trên phương thức độ chênh lệch tuyến tính với hàm tuyến tính phân đoạn đều có các hệ số tối ưu nhằm đạt được tỷ số nén LUT cao và cấu trúc phần cứng đơn giản. Một kiến trúc DDFS dựa trên phương pháp đề xuất đã được tổng hợp và thực thi. Kiến trúc đề xuất đã đạt được tỷ số nén LUT là 128:1 với độ phức tạp phần cứng nhỏ. Vì vậy, kiến trúc đề xuất là phù hợp với các ứng dụng đòi hỏi độ phức tạp phần cứng thấp. TÀI LIỆU THAM KHẢO [1]. J. Tierney, C.M. Rader, and B. Gold, “A digital frequency synthesizer,” IEEE Trans. Audio Electroacoust., vol.AU-19, no.1, pp.48-57, Mar. 1971. [2]. J. Vankka, M. Waltari, M. Kosunen, and K.A.I. Halonen, “A direct digital synthesizer with an on-chip D/A-converter,” IEEE J. Solid-State Circuits, vol.33, no.2, pp.218- 227, Feb. 1998. [3]. D.A. Sunderland, R.A. Strauch, S.S. Wharfield, H.T. Peterson, andC.R. Cole, “CMOS/SOS frequency synthesizer LSI circuit for spread spectrum communications”, IEEE J. Solid-State Circuits, vol.SC-19, no.4, pp.497-505, Aug. 1984. [4]. H.T. Nicholas, H. Samueli, and B. Kim, “The optimization of direct digital frequency synthesizer in the presence of finite word length effects performance”, Proc. 42nd Annual Frequency Control Symposium, pp.357-363, Jun. 1988. [5]. H.T. Nicholas, III and H. Samueli, “A 150-MHz direct digital frequency synthesizer in 1.25-micron CMOS with −90 dBc spurious performance”, IEEE J. Solid-State Circuits, vol.26, no.12, pp.1959-1969, Dec. 1991. [6]. D. De Caro, N. Petra, and A.G.M. Strollo, “Reducing lookup-table size in direct digital frequency synthesizers using optimized multipartite table method,” IEEE Trans. Circuits Syst., vol.55, no.7, pp.2116-2127, Aug. 2008. [7]. L.-W. Hsu and D.-C. Chang, “Design of direct digital frequency synthesizer with high ROM compression ratio,” 12th IEEE ICECS Conference, pp.1-4, Dec. 2005. [8]. Van-Phuc Hoang, Cong-Kha Pham, “Improved Linear Difference Method for Sine ROM Compression in Direct Digital Frequency Synthesizer”, Proc. The First Solid- Kỹ thuật điều khiển & Điện tử S.V. Thuận, H.V. Phúc, T.V. Khẩn, D.Q. Mạnh, “Thiết kế bộ tổ hợp các hệ số ối ưu.” 110 State Systems Symposium-VLSI & Related Technologies (4S-2010), pp. 192-195, Jun. 2010. ABSTRACT DESIGN OF DIRECT DIGITAL FREQUENCY SYNTHESIZER BASED ON THE LINEAR DIFFERENCE METHOD WITH EQUAL SEGMENTS AND OPTIMIZED COEFFICIENTS This paper presents a design of Direct Digital Frequency Synthesizer based on the linear difference method with a high Sine-LUT compression ratio and simple hardware architecture. An even 8-segment piecewise linear approximation function with optimized coefficients is proposed to reduce hardware complexity. The proposed technique results in the LUT compression ratio of about 128:1 and the word size reduction of 7 bits for the design of a DDFS with 11-bit sine amplitude output. The results achieved are promising to meet the requirement of low hardware complexity in digital VLSI technology. Keywords: DDFS, Frequency synthesizer, Difference method. Nhận bài ngày 09 tháng 3 năm 2016 Hoàn thiện ngày 08 tháng 4 năm 2016 Chấp nhận đăng ngày 20 tháng 4 năm 2016 Địa chỉ : Khoa Vô tuyến điện tử - Học viện Kỹ thuật quân sự ; *Email: saivanthuan@gmail.com